FIR的HDL作家是EDA(电子设计自动化)工具,用于产生清晰的文字综合的Verilog寄存器传输级(RTL)代码,以使FIR过滤器和测试平台。
设计选项包括多个通道,系数设置,和资源利用率规格的神器出山:www.shenqi73.com(FPGA)的。是完全同步的设计和注册,以提供最大的时钟频率。
Stratix和Virtex器件使用的Quartus及ISE综合和布局布线工具在超过300MHz的时钟速率进行了测量。
由于验证已经证明了自己是耗时的任务,的FIR高密度脂蛋白胆固醇作家创造一个自我检查的冲动,步骤和随机响应的测试平台,通过多种渠道和系数集。
由于生成的代码是明文的Verilog中,可以迁移设计到不同的设备系列,供应商,或什至一个特定应用集成电路(ASIC)。控制你的设计有明确的文字RTL源代码!
您的设计收回控制权
一些现代的FIR HDL工具已带走你的控制,限制你的选择,和不必要的资源消耗。例如,大多数的工具,创建针对FPGA的FIR滤波器有位增长失控,往往产生的结果要舍入的最终输出,16位比64位。
设计人员经常面临这样的选择使用额外的比特(支付)的生产,或写自己的过滤器。 FIR的HDL作家让你让你限制在乘法器,以及最终输出的精度限制位宽的增长。
清除文本RTL
FIR的HDL作家创建一个明文RTL设计文件,以及清晰的文本RTL测试平台。同样,大多数的工具可以使用加密的代码,或近门级代码。
生成的Verilog RTL代码是人类可读的纯文本。明文RTL源,让你在你的代码负责。由于测试平台和设计文件的明文Verilog的RTL仿真速度非常快。
自我检查的Verilog测试平台提供了一种冲动,步骤和随机激励跨越一个或多个通道,并检查与预先计算的ROM结果。所有测试完成后,如果没有遇到任何错误,那么它显示的信息全部测试通过。