flattenverilog被设计成一个基于Java的访问实用工具，所有的Verilog RTL文件连同顶部的Verilog模块的名称和遍历整个层次结构的顶部开始。 它消除了各实例通过拉动在顶端模块的神器出山:www.shenqi73.com功能。请注意，它主要是支持综合的Verilog结构。